（原标题：北京大学FFET技艺，草创人人三维集成新篇章）

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来源：内容转自公众号【芯念念想】，作家：赵元闯，谢谢。

先进逻辑制放荡为半导体工业技艺的明珠，顺利带动人人半导体技艺发展和产业增长。在半导体技艺的演进中，功耗拘谨下的器件微缩和集成度升迁这一小一大指标经久是集成电路发展的中枢。关联词传统的二维平面集成形态正濒临物理极限和工艺极限的瓶颈，何如兑现更高密度、更低功耗、更高能效的芯片想象与制形成为半导体产业亟待处分的课题。

为此，晶体管级三维集成技艺启动受到平庸的暄和。这种集成形态通过在垂直方进取堆叠器件和互连，将传统的单面布局彭胀至多面空间，在掩模版尺寸受限的要求下为单芯片提供了突破集成密度上限的可能。全面走向三维集成道路照旧成为现时产业界的共鸣，然则具体的技艺决策尚未和洽，正处于列国技艺竞争的前沿焦点。

在这么的布景下，北京大学黄如院士团队创新地提议了FFET（Flip FET）1技艺，跳出了现存晶体管级三维集成技艺专注于器件结构与工艺的旧例念念路，是一种全新的器件集成理念，而并非简便的器件结构技艺。FFET集成决策通过创新的多面有源区和多面互连想象，不错灵验支持从FinFET到GAA的不同器件堆叠需乞降适配不同电源收罗与信号收罗的绕线需求，从压根上卓绝了单纯的器件结构创新，赋予集成电路制造前所未有的技艺解放度和想象空间。

先进逻辑节点的演进：器件结构迈入三维

在高性能推断（HPC）、东说念主工智能办事器和智能消费开导等领域，对芯片运算才略的需求捏续热潮。这些领域需要极高的推断性能，因此往往优先汲取开端进的制程工艺。商场需求的推动下，7纳米及以下的先进制程出货量快速增长，展望2022至2026年间的年复合增长率将达到27%，并将在2025年占据晶圆代工产能的64%。AI GPU和ASIC的出货量在将来几年展望年复合增长率为42%，进一步印证了商场对AI和高性能运算需求的强劲增长。由此可见，先进逻辑制程已成为半导体产业的“兵家必争之地”，推动了通盘这个词科技领域的快速发展。

图一：先进逻辑晶体管的技艺演进

先进逻辑制造技艺的发展历程充满了纠正与挑战。从早期的平面MOSFET到三维结构的FinFET2，每一代器件架构的出现王人代表了集成电路在性能、密度和功耗方面的新突破。FinFET技艺当作传统平面器件的不息，以其三维鳍状结构灵验提高了栅极对电流的限度才略，贬低了走电流并增强了开关速率。关联词，跟着节点的演进，FinFET进一步微缩的难度也在日益增大。为打发这一挑战，GAA技艺应时而生3。在GAA技艺中，沟说念被栅极四面包裹，这种围栅想象进一步增强了对电流的限度，显耀减少了短沟说念效应，因而大略适合更小的制程节点。台积电等主要厂商筹画在2纳米节点引入GAA技艺，并展望将于2025年量产，记号着行业崇拜参加GAA时间。

在国内施展方面，北京大学在这一领域的琢磨起步早、布局深， 2007年北大在IEDM上发表国内第1篇(人人第4篇)GAA器件论文4，在后续十多年里捏续越过并与产业机构开展了平庸协调，率先在国内建立了从基础琢磨到器件想象的完满技艺链。

图二：北京大学在GAA器件领域的技艺孝敬

先进逻辑节点的将来：招呼新式三维集成才能

值得指出的是，即使汲取了GAA等先进的三维器件结构，基于平面的集成才能仍然难以突破物理瓶颈的铁心。为追求更高的集成度和性能，晶体管级三维集成成为逻辑技艺节点升级的势必技艺道路。

当今，在传统的系统级三维封装集成道路以外，单芯片上的晶体管三维堆叠集成正在成为主流技艺趋势，这不仅是在晶体管结构上作出转变，更是通过堆叠晶体管来高效讹诈空间和贬低寄奏效应，从而大幅升迁器件密度和性能。更为流毒的是，这种集成念念路不错依赖现存光刻技艺和想象才略将集成电路的集成度捏续升迁，兑现真确意念念上的三维等效微缩。这一技艺念念路上的调理从2016年前后国外半导体技艺道路图从传统的ITRS升级为IRDS即可窥见条理。关联词，直于当天，真确意念念上的单芯片三维集成的技艺决策尚未赢得真确确立，濒临着从材料、器件、工艺到想象各档次的全面挑战。这一时期，恰是集成电路领域在后摩尔时间前所未有的第二次技艺立异机遇。

图三：晶体管级三维集成的发展历程

晶体管级三维集成的琢磨至少不错追想到2004年，其时，北京大学和香港科技大学的琢磨团队初度在实验中胜利考证了堆叠晶体管的可行性，并定名为“Stacked CMOS”5, 6。随后，2009年，法国的CEA-Leti琢磨团队通过晶圆键合技艺兑现了晶圆级的器件堆叠7。到2018年，欧洲微电子琢磨中心IMEC进一步发展了晶体管堆叠技艺，提议了可大边界集成的原型技艺即CFET8。这一决策汲取了单片堆叠旅途，具备更高的实用性，也展示了在将来半导体技艺中应用的后劲。这一系列效果使三维堆叠晶体管从实验室走向了边界执行，前后消费14年时辰，但其制造复杂性和互连铁心仍未完满处分。尽管IMEC、台积电将晶体管三维集成称为CFET，但英特尔、三星、IBM一直延用3D stacked FET这一称号。关联词，现时CFET器件技艺受制于上流宽比（AR）工艺和复杂制造历程，践诺应用濒临很大挑战。

与此同期，在传统互连架构中，电源和信号需要共用正面布线资源，带来了布线拥塞和高RC延长，因此以背部供电收罗（Backside Power Delivery Network, BSPDN）技艺为代表的晶圆背部互连技艺9启动在英特尔、三星、台积电等公司参加本色性的研发阶段，不错合计是一种互连的三维堆叠。BSPDN决策将电源传输舍弃在芯片后面，从而贬低了正面互连布线的面积支拨，舒缓了功耗与延时的职守。关联词，BSPDN在制造历程中存在很大的技艺挑战，包括需要衬底的极致减薄和双面精确光刻瞄准等。不外，跟着台积电本年布告将在A16节点上大边界量产晶圆背部供电技艺，讲明关联工艺问题照旧攻克。

不同于上述正面晶体管堆叠和背部互连的三维集成架构，北京大学黄如院士团队提议了全新的倒装堆叠晶体管1（Flip FET，FFET）技艺，草创性地提议了双面有源区（Dual-side Active）和双面互连（Dual-side Interconnects）的意见，为单芯片三维集成开辟了全新的技艺道路。该琢磨效果发表于2024年6月召开的集成电路顶级会议VLSI2024。

图四 ：北京大学于2024年6月VLSI大会上公布的FFET技艺1

无非常偶，在而后的IEDM2024 Press Kit的中《Paper 2.5, TSMC’s Fully Functional Monolithic CFET Inverter at 48nm Gate Pitch》10不错看到，台积电在最新的CFET施展中也真是同期引入了双面供电与双面信号互连的布局意见（如图五），并实验展示了晶圆键合和翻转（Bonding + Flipping）技艺的可行性，也解释了FFET技艺触及的极致晶圆减薄和双面光刻技艺的可行性。

图五：台积电将于2024年12月IEDM大会上公布的CFET结构图

然则从技艺念念路来看，二者存在压根上的互异，现存的正面CFET加背部互连的形态仍然不息了晶圆键合的传统三维集成形态，而FFET更倾向于等效讹诈晶圆的双面集成空间，从而拓展了器件与互连集成布局的适用范围，表面上具备了与平面集成形态相同的技艺迭代才略，等同于三维版的等比例缩小行动。

为此，芯念念想相称预计了北京大学集成电路学院黄如院士团队该职责的负责东说念主吴恒博士，对该职责进行刺眼解读。

FFET工艺：化繁为简，从“倒装”到“自瞄准”

图六：FFET技艺工艺历程一览

FFET技艺的最大亮点之一在于其非常的“双面有源区 + 倒装 + 背靠背自瞄准”想象。不同于CFET依赖复杂的晶圆正面层叠工艺，FFET通过在晶圆的正反两面阔别构建N/P型晶体管，兑现了双面有源区的器件想象，其在结构上具有高度的对称性和互补性。

具体而言，如图六，FFET的制造历程相对直不雅苟且。率先，在晶圆正面构建出FinFET器件后，将其与载片键合并翻转。接着，作念衬底减薄，直至完满去除衬底。随后，通过自瞄准的形态对STI氧化物进行刻蚀，从而泄漏Fin结构的后面并构建后面的晶体管。

这种双面自瞄准堆叠的才能，可大幅贬低对高精度开导的依赖，双面孤独的器件制造也绕过了大深宽比工艺的开发，在保捏高集成度的同期灵验贬低制形老本。吴恒博士也相称指出（图七），FFET并不是一种器件结构技艺，而是器件三维集成的新架构。其不仅适用于Fin结构的堆叠，还适用于下一代GAA纳米片，具有很强的拓展性。

图七：CFET与FFET器件结构对比

FFET互连：首倡双面信号与供电，突破传统的互连瓶颈

FFET技艺的另一大亮点是其双面互连想象，使得信号和电源布线王人能在正反两面进行，从而大幅升迁了电路的互连才略。当作三维集成技艺的新意见，FFET不仅不息了CFET器件堆叠的密度上风，还突破了只可在单面布线的局限。不同于CFET只可在正面移交信号线、后面移交电源线的想象，FFET允许信号和电源线在正反两面机动布局。

这种双面布局不仅提高了信号传输的着力，还为将来超大边界集成电路想象带来了新的机动性。双面供电想象优化了电源传输旅途，灵验贬低了寄生电容和电阻，使晶体管运行更快、更节能。

图八：FFET技艺所引入的双面互连新意见

FFET集成：从平面到三维，开拓卓绝物理极限的微缩旅途

在摩尔定律放缓确当下，业界多量借助想象工艺协同优化（DTCO）所驱动的“超微缩”意见来推动尺寸微缩，如贬低单位高度和宽度等。当作“超微缩”技艺的终末一环，之前一般合计CFET可兑现3T单位高度（T为track，即金属轨说念）已接近微缩的止境。

FFET的提议，为将来的微缩带来了新的决策。收成于双面有源区和双面互连想象，FFET中坎坷器件的集成变的愈加紧凑，可鼓吹微缩至更小的2.5T的极限高度，从而大幅升迁集成度。想象数据也炫耀，FFET的双面器件和互连布局使得SRAM的面积更小，比CFET的SRAM减少了12%，FFET在等功耗下频率升迁达21.5%。

图九：FFET提供了极致微缩的可行性决策

FFET进阶F3D：开启后摩尔时间集成芯片新旅途

FFET为先进逻辑制程微缩提供了新决策，关联词吴恒博士还指出，后来劲却不啻如斯。

FFET的滋生技艺：倒装三维集成技艺——Flip 3D（F3D），则为将来多层堆叠和高性能推断提供了精深的应用远景。F3D兑现了在晶圆正反两面堆叠功能单位，可突破单片三维集成（Monolithic 3D，M3D11）等传统单面集成的铁心。继2024年6月于VLSI2024大会公布的施展之后，在2024年10月的ICSICT202412会议上，北京大学黄如院士团队崇拜公布了F3D技艺。

图十：北京大学于2024年10月ICSICT会议上公布的F3D技艺12

传统的M3D技艺通过在单一晶圆名义堆叠多个器件层，依赖晶圆级键合或薄膜滚动工艺兑现多功能集成。天然M3D不错让逻辑、存储、传感器等功能层垂直互连，但跟着器件缩小，M3D在高密度集成方面濒临诸多挑战，如层间寄生、器件耦合、热管束和互连带宽等问题。

收成于正反面孤独的制造工艺，F3D芯片的正面不错移交高性能推断单位，后面则用于高密度存储单位。这种双面电路功能想象还支持多种组合形态，如逻辑+存储、存储+存储、逻辑+逻辑等，为高性能推断芯片提供了更多的集成可能性。更进一步，因双面功能的芯片想象，F3D技艺还支持双面羼杂键合。使得晶圆正反两面进行堆叠和互连变为可能。这不错灵验镌汰芯片层间信号传输旅途，减少寄生电阻和电容，大幅升迁数据传输速率和能效。不错看出，比拟于M3D技艺，F3D非常的双面布局愈加机动，可显耀贬低信号延长，在高速推断场景下展现出更优的性能。

图十一：倒装三维集成技艺（F3D）

以城市贪图譬如集成电路的发展

吴恒博士有个形象的譬如，从某种角度看，将来半导体技艺的发展堪比东说念主类城市设立的宏伟蓝图。

图十二：将来的半导体技艺发展类比城市贪图13

若是将集成电路比作城市，早期的晶体管技艺雷同于传统的平面布局，通盘建筑王人位于合并层面。跟着技艺越过，GAA和FinFET等三维结构的出现犹如城市建筑向高层发展，讹诈垂直3D空间增多了容纳量。关联词，仅依靠单个高层建筑仍不及以缓解“城市”中的“交通”压力，也无法支持更大的“东说念主口”需求。FFET则像是“双面城市”，不仅将“建筑”布局在地上，还在地下缔造了不同的功能区，形成了真确的三维结构。F3D更是将这一意见拓展到“垂直城市”，使得城市着力大幅升迁。这么，有限的空间被充分讹诈，“城市”的举座着力得以大幅升迁，为将来的发展提供了坚实基础。

在这个类比中，FFET和F3D技艺为将来的集成电路提供了如同当代城市贪图的“立体蓝图”，使得芯片在有限的空间内大略承载更多的功能和算力。这种从二维到三维的集成演进新才能，有望为将来超大边界集成电路提供更有劲的技艺支持。

结语：FFET与F3D技艺引颈三维集成电路新标的

在现时摩尔定律放缓的布景下，FFET技艺凭借双面有源区和双面互连架构，初度提议晶圆双面集成的新意见，为半导体行业带来了的新念念考和处分决策。这一技艺可极地面升迁芯片集成度和互连性能。FFET进一步发展出的F3D技艺则通过双面多层堆叠，将三维集成的极限再次鼓吹，具有更精深的应用远景。

FFET和F3D的出现不仅为高性能推断和大数据处理提供了新标的，也侧面印证了集成电路从平面到三维的演进趋势。将来，跟着三维集成技艺的束缚闇练，咱们有益义期待FFET和F3D技艺成为新一代集成电路的中坚力量，推动半导体产业参加愈加机动和立体的新时间。

参考文件

1 H. Lu et al., “First Experimental Demonstration of Self-Aligned Flip FET (FFET): A Breakthrough Stacked Transistor Technology with 2.5T Design, Dual-Side Active and Interconnects,” in 2024 IEEE Symposium on VLSI Technology and Circuits (VLSI Technology and Circuits), Honolulu, HI, USA: IEEE, Jun. 2024, pp. 1–2. doi: 10.1109/VLSITechnologyandCir46783.2024.10631460.

2 S.-Y. Wu et al., “A 3nm CMOS FinFlexTM Platform Technology with Enhanced Power Efficiency and Performance for Mobile SoC and High Performance Computing Applications”, in 2022 International Electron Devices Meeting (IEDM), San Francisco, CA, USA, DOI: 10.1109/IEDM45625.2022.10019498.

3 G. Bae et al., “3nm GAA Technology featuring Multi-Bridge-Channel FET for Low Power and High Performance Applications,” in 2018 IEEE International Electron Devices Meeting (IEDM), San Francisco, CA: IEEE, Dec. 2018, p. 28.7.1-28.7.4. doi: 10.1109/IEDM.2018.8614629.

4 Y. Tian et al., “New Self-Aligned Silicon Nanowire Transistors on Bulk Substrate Fabricated by Epi-Free Compatible CMOS Technology: Process Integration, Experimental Characterization of Carrier Transport and Low Frequency noise,” in2007 IEEE International Electron Devices Meeting, Washington, DC, USA: IEEE, 2007, pp. 895–898. doi: 10.1109/IEDM.2007.4419094.

5 S. Zhang, R. Han, X. Lin, X. Wu, and M. Chan, “A Stacked CMOS Technology on SOI Substrate,” IEEE Electron Device Lett., vol. 25, no. 9, Art. no. 9, Sep. 2004, doi: 10.1109/LED.2004.834735.

6 X. Wu, P. C. H. Chan, S. Zhang, C. Feng, and M. Chan, “A three-dimensional stacked fin-CMOS technology for high-density ULSI circuits”, IEEE Transactions on Electron Devices ( Volume: 52, Issue: 9, September 2005) , DOI: 10.1109/TED.2005.854267.

7 P. Batude et al., “Advances in 3D CMOS sequential integration,” in 2009 IEEE International Electron Devices Meeting (IEDM), Baltimore, MD, USA: IEEE, Dec. 2009, pp. 1–4. doi: 10.1109/IEDM.2009.5424352.

8 J. Ryckaert et al., “The Complementary FET (CFET) for CMOS scaling beyond N3,” in 2018 IEEE Symposium on VLSI Technology, Jun. 2018, pp. 141–142. doi: 10.1109/VLSIT.2018.8510618.

9 S. Lee et al., “Breakthrough Design Technology Co-optimization using BSPDN and Standard Cell Variants for Maximizing Block-level PPA,” in 2023 IEEE Symposium on VLSI Technology and Circuits (VLSI Technology and Circuits), Kyoto, Japan: IEEE, Jun. 2023, pp. 1–2. doi: 10.23919/VLSITechnologyandCir57934.2023.10185417.

10 S. Liao et al., “First Demonstration of Monolithic CFET Inverter at 48nm Gate Pitch Toward Future Logic Technology Scaling,” to be presented at the 2024 International Electron Devices Meeting (IEDM).

11 M. M. S. Aly et al., “Energy-Efficient Abundant-Data Computing: The N3XT 1,000×”, in Computer ( Volume: 48, Issue: 12, December 2015), DOI: 10.1109/MC.2015.376.

12 H. Wu et al., “Flip 3D (F3D): A Novel 3D Integration Technology with Dual-side Integration Capabilities,” 2024 IEEE 17th Int. Conf. Solid-State Integr. Circuit Technol..

13 url: https://space.bilibili.com/3546639490878157

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